DDR4 3600MHz 内存时序如何优化以降低延迟？

针对你的需求，建议从以下几个关键时序入手，按优先级调整： 1. **tCL (CAS Latency)**：你的内存颗粒很可能是三星 B-die，可以尝试 tCL 14，但需要配合电压。将 DRAM 电压提升至 1.45V-1.50V（安全范围），同时 SOC 电压设为 1.1V 左右。如果 tCL 14 不稳定，可以维持 16 并收紧其他时序。 2. **tRCD (RAS to CAS Delay)**：这是 Ryzen 的瓶颈，通常 B-die 可设 16-18，你当前是 19，建议尝试 16，电压补偿。 3. **tRP (RAS Precharge)** 和 **tRAS**：tRP 可设为 16，tRAS 通常设为 tCL + tRCD + 2 或更低，例如 28。 4. **tRFC (Refresh Cycle Time)**：对延迟影响大，B-die 可在 300-350ns 下稳定，对应 3600MHz 时 tRFC 约 280-320。建议从 300 开始测试。 5. **FCLK**：你的 FCLK 1800MHz 是同步模式的最佳点，无需更改。 测试步骤：先调整 tRFC，然后逐步收紧 tRCD 和 tRP，最后尝试 tCL。每次改动后用 MemTest86 或 TestMem5 (anta777 配置) 测试至少 30 分钟。如果仍不稳定，可微调电压。 示例最终时序：CL14-16-16-28，tRFC 300，DRAM 电压 1.45V，SOC 1.1V。预计延迟可降至 60-63ns。